ES9018のI2Sモードで、PLLバンド幅をLowestにした場合、まともにロックができない問題（Lowならできる、またSPDIFでもできる）。I2Sなのか、DSDなのかを識別する回路とかのラグですかねぇ、とか思ったりもしますが…
ふと…ソース側のクロックと、DACチップのクロックを同期させたら、うまくいかんかなぁ、と思案…
352.8/24をロックさせるつもりだとすると、SDTrans192のクロックは22.5792MHzを使う。でもって、ES9018には80MHzを超えるクロックを与えないと、ロックできないので、22.5792MHz*4=90.3168MHzのクロックを与える。で、この2つのクロックを同じ処から供給（マスタークロック化）してやれば同期取れるんぢゃない？と…
こんな妙な周波数のクロックは特注かしら、とおもったら、一応扱ってるメーカーはあるみたい。90.3168MHzで発振させてES9018のクロックに、1/4に分周したクロックをSDTrans192に放り込んでみたら、うまくいかないかなぁ、と…
とりあえず、そのうちやってみよう的な課題にあげておきます。誰か試してみたら、結果を聴かせて貰えるとうれしいです♪
3 件のコメント:
どうもES9018のDPLL Bandwidthの設定は、S/PDIFとI2Sの場合でその値の効きかたが違っているというのが真相のように思い始めています。
というのはI2Sの場合、LRCLKではなくBCLKでDPLLが働くのだそうで、そうすると64倍の周波数になるのですね。
今のところI2Sで"the lowest"で本当に成功している人は誰もいないと推定しております。
ところで、ES9018のシステムクロックは、352.8kHzを問題なく扱うには、データシートにある fs x 512 x 3ではなく、fs x 512 x 4 以上すなわち90.3168MHz以上が必要だと理解しています。
だから、90.3168MHzというのはマージンがなく危ないです。
CAPRICEは 96MHzですからこれを4分周して24MHzを24.576MHzの代わりに入れてやれば48kHz系の方で確認出来ますね。これなら誰か試す人がいるでしょうｗ 結果を聴かせて貰えるとうれしいですネ♪ ♪クロックの温度ドリフト臭いですから、これは案外正解かも
ちょうど偶数倍の周波数付近というのは、わずかな周波数とタイミングの違いでサンプリング点がエッジにひっかかたりひっかからなかったりがありえると思うので、あまり得策でないように思います。
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